Và có một điểm quan trọng khác nữa ở SoIC – nó dùng tiếp xúc trực tiếp giữa các mối đồng (Cu) thay cho mối hàn chì/thiếc quen thuộc ở microbump mà chúng ta thường gặp ở các chip BGA. Lý do đơn giản là vì ở cự ly chỉ có 9 micromet mà có tới hàng trăm điểm như thế, làm sao để hàn vừa nhanh, vừa chính xác? Hàn chậm quá sẽ ảnh hưởng tới năng suất cuối dây chuyền và sản lượng sẽ thấp >> chi phí X3D sẽ cao. Vì thế TSMC chuyển sang một kiểu “hàn” khác.
Chúng ta không rõ chi tiết cách làm thế nào, nhưng nhìn chung có 3 giai đoạn như này. Đầu tiên, mặt tiếp xúc giữa 2 die chip được mài bóng tới mức gần như không còn khoảng cách. Sau đó, 2 die này được đặt lên nhau sao cho độ lệch TSV giữa 2 die còn dưới vài micromet. Giai đoạn kế là “hàn ướt” (hydrophilic) giữa 2 bề mặt điện môi với nhau ở nhiệt độ thường, rồi chuyển qua gia nhiệt để cố định 2 die chip. Cuối cùng mới là tạo ra liên kết Cu-Cu trực tiếp giữa 2 die thông qua hiệu ứng phân tán nguyên tử thể rắn. Toàn bộ quá trình khá phức tạp song ưu điểm là nó không phân biệt kích thước TSV (có thể áp dụng cho các thế hệ sau) và có thể sản xuất quy mô lớn, đồng nghĩa với giá thành không tăng lên nhiều.
Liên kết Cu-Cu trực tiếp không dùng mối hàn. Do đó 2 die phải được mài cực phẳng và phải được canh lề cẩn thận trước khi liên kết vĩnh viễn với nhau
Ngoài ra vấn đề lợi ích về sản lượng ra, phương pháp “hàn” Cu-Cu trực tiếp kia còn một ưu điểm khác là nó tiêu thụ ít điện năng hơn so với microbump. Lý do đơn giản thôi, mạch điện càng dày thì điện trở càng nhiều, điện trở nhiều thì công suất nhiệt cao và hao tổn nhiều hơn. AMD cho biết liên kết Cu-Cu xài ít điện hơn microbump gấp 3 lần. Cũng đáng cân nhắc.
Cũng cần nói thêm 3D V-Cache chỉ là 1 ứng dụng của SoIC, khi chồng chip nhớ lên chip logic. Trong tầm nhìn của TSMC thì nó bao gồm cả chồng die logic lên logic, như một mẫu bản quyền SoC mà AMD vừa đăng ký. Mình sẽ có bài viết rõ hơn về năng lực này của TSMC.
Loading...
